IBM ha roto el techo de la física de semiconductores y eleva la presión sobre Intel y TSMC. Su nuevo chip nanostack de 100.000 millones de transistores duplica la densidad de su anterior arquitectura y promete chips un 50% más rápidos y hasta un 70% más eficientes. Una jugada que redefine la hoja de ruta de la Ley de Moore.
Claves de la operación
- 100.000 millones de transistores en la uña. El prototipo alcanza una densidad de integración que duplica el récord de IBM en 2021, abriendo la puerta a chips más potentes sin aumentar el tamaño.
- Nanostacking y CFET: el giro vertical. La arquitectura apila dos capas de transistores complementarios (CFET) en lugar de encogerlos, esquivando las limitaciones cuánticas y térmicas con un salto tecnológico similar al de los rascacielos sobre las casas unifamiliares.
- Hasta un 70% menos de consumo en centros de datos. Para la industria del cloud y la IA, este ahorro energético es crucial: los centros de datos europeos podrían reducir costes y emisiones de forma drástica si adoptan esta tecnología en la próxima década.
La arquitectura nanostack, presentada por IBM Research, marca un antes y un después en la fabricación de semiconductores. En lugar de seguir encogiendo transistores, la compañía los apila en dos niveles sobre una misma oblea de silicio, como si construyera un edificio de dos plantas. Esta técnica CFET (transistor de efecto de campo complementario) permite empaquetar 100.000 millones de interruptores en un espacio del tamaño de una uña, el doble que el diseño más avanzado de la propia IBM de 2021.
Fin del silicio plano: cómo IBM ha apilado el futuro
El secreto está en una fabricación capa a capa. Primero se crean los transistores en la base; luego se deposita una nueva lámina de silicio y se repite el proceso a baja temperatura (<400 °C), para no dañar las conexiones inferiores. Los transistores de la segunda capa no se colocan justo encima de los de la primera, sino de forma escalonada, lo que simplifica el cableado y mejora el rendimiento.
«No es un paso incremental, es un salto significativo», resumió Jay Gambetta, director de IBM Research, durante la presentación. Frente a otras aproximaciones como la 3D V-Cache de AMD o la tecnología LogicFolding de Huawei —que ensamblan dos chips ya fabricados—, el nanostack de IBM cultiva ambas capas in situ, logrando una alineación mucho más precisa. Una ventaja que, a decir de Qing Cao, catedrático de la Universidad de Illinois, puede marcar la diferencia cuando las dimensiones son tan exiguas: cada canal tiene apenas 15 átomos de grosor.
Eso sí, el marketing entra en juego. IBM denomina a esta tecnología «0,7 nanómetros» o «subnanométrica», pero el propio Cao advierte que es una etiqueta comercial, no una medida física real. La distancia entre transistores sigue rondando los 40 nanómetros, igual que en las últimas generaciones. La verdadera innovación no está en la litografía, sino en la arquitectura vertical.
IBM ha demostrado que se puede fabricar un chip con dos pisos de transistores en una línea de producción estándar, abriendo una década extra a la Ley de Moore.
Centros de datos y el dilema energético: ¿puede España beneficiarse?
El nicho donde IBM quiere colocar esta tecnología es claro: centros de datos y computación de alto rendimiento. Con una mejora del 70% en eficiencia energética, los grandes operadores de cloud podrían recortar drásticamente su factura eléctrica. En un contexto donde la IA generativa dispara el consumo de los CPD, el nanostack se presenta como una tabla de salvación para cumplir con los objetivos de sostenibilidad sin frenar la capacidad de cómputo.
En España, donde gigantes como AWS, Google y Microsoft elevan sus inversiones en nuevos centros de datos, la eficiencia es un argumento de peso. Aunque IBM no fabrica chips —licenciará el diseño a fabricantes como Samsung o GlobalFoundries—, su hoja de ruta encaja con los planes europeos de soberanía de semiconductores. La Chips Act ya moviliza 43.000 millones de euros para atraer fábricas al continente, y la tecnología nanostack podría ser un activo diferencial para cualquier planta que se instale en territorio español.
De hecho, Huiming Bu, vicepresidente de I+D de semiconductores de IBM, anticipó que mantendrán conversaciones con diseñadores de CPUs y GPUs para adaptar la arquitectura. La versatilidad del nanostack, capaz de servir tanto a procesadores como a aceleradores gráficos, amplía el abanico de potenciales licenciatarios.
La apuesta europea por los chips: el rol de IBM frente a la hegemonía asiática
Conviene recordar que IBM lleva un siglo operando en España —su primera oficina en Barcelona data de 1926— y mantiene centros de innovación en Madrid y Valencia. Aunque su negocio actual de hardware es residual comparado con el de consultoría y cloud, la compañía sigue siendo uno de los laboratorios de semiconductores más influyentes del mundo. Sus patentes en CFET pueden dar a Europa una baza en la carrera por reducir la dependencia de TSMC y Samsung, que controlan más del 70% de la fabricación avanzada.
Desde esta redacción observamos que el movimiento de IBM, aunque todavía en fase de prototipo, coloca presión competitiva sobre Intel —que también investiga CFET— y sobre TSMC, cuyo roadmap a 2 nm podría quedar desfasado si el apilamiento vertical se impone antes de lo previsto. No obstante, los retos de fabricación son serios: un fallo en cualquiera de las dos capas inutiliza el chip entero, y la tasa de defectos será más alta que en diseños monocapa.
El verdadero examen llegará cuando IBM transfiera el diseño a volúmenes industriales. Por ahora, el nanostack demuestra que la Ley de Moore tiene cuerda para una década más, y que la innovación en empaquetado puede ser tan disruptiva como la propia miniaturización. El tiempo dirá si los centros de datos españoles se encienden con chips apilados o si la promesa se queda en un ejercicio de laboratorio.
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